Pin ograničenja, sheme i PCB revizije

ULX3S signal prolazi kroz više artefakata:

ULX3S raspored pinova

ULX3S raspored pinova - dodjela FPGA GPIO signala i pinova konektora.

Ponovno upotrebljivi Tiny Tapeout ULX3S postupak ima vlastiti LPF pod tt/fpga/ulx3s/. Nemojte mijenjati jednu datoteku ograničenja uz pretpostavku da je koriste sve druge ULX3S izgradnje. Pogledajte Tiny Tapeout FPGA buildovi na ULX3S-u za taj odvojeni postupak.

signal na shemi -> PCB vod/ECP5 kuglica -> LPF -> Verilog port -> periferija

Zato naziv Verilog signala nije dovoljan; aktivni LPF mora odgovarati stvarnoj PCB reviziji.

Projektni izvori ograničenja

Glavna ULX3S implementacija nalazi se u Hazard3 submodulu pod example_soc/fpga/ i example_soc/synth/. Tiny Tapeout ULX3S workflow ima zaseban LPF pod tt/fpga/ulx3s/; ne treba pretpostaviti da svi buildovi koriste isti constraints file.

third_party/Hazard3/example_soc/fpga/
third_party/Hazard3/example_soc/synth/

Upstream sheme po reviziji

ULX3S repozitorij čuva PDF sheme za više revizija:

Ako se lokalne kopije dodaju u ovaj direktorij, zadržite PCB reviziju u nazivu, primjerice ULX3S-v3.1.7-schematics.pdf. Naziv poput ULX3S-v3.1.7-schematics.pdf mnogo je manje dvosmislen od ulx3s-schematics.pdf.

Oprez s numeriranjem headera

Upstream constraint komentari razlikuju angled-female i vertical-male headere pri tumačenju GP/GN fizičkih pinova. Za testirani Hazard3-Doom UART:

J1 pin 6 / GP0 -> Hazard3 TxD
J1 pin 8 / GP1 -> Hazard3 RxD

Prije promjene pina utvrdite PCB reviziju, FPGA, odgovarajuću shemu, ECP5 pin i I/O banku, LPF koji build stvarno koristi te svaki sharing s ESP32/ADC/SD, a zatim provjerite rezultat na hardveru.

Disciplina revizija

Prije promjene ULX3S pina ili sučelja specifičnog za pločicu:

  1. Odredite reviziju PCB-a.

  2. Odredite ugrađenu gustoću/pakiranje ECP5 uređaja.

  3. Pronađite signal u odgovarajućoj shemi.

  4. Potvrdite kuglicu pakiranja i I/O banku.

  5. Provjerite potreban napon i I/O standard.

  6. Odredite LPF koji koristi točan omotač izgradnje.

  7. Potvrdite smjer i širinu Verilog porta najviše razine.

  8. Provjerite dijeli li se signal s ESP32, ADC-om, SD-om ili drugim uređajem.

  9. Izgradite projekt i pregledajte upozorenja/timing.

  10. Provjerite fizičku funkciju na hardveru.

Tako razlike između sheme i ograničenja ostaju vidljive umjesto da se skrivaju u lokalno kopiranom broju pina.